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gba有高亮屏，一直想把wsc也搞成高亮的，最近有点小闲于是研究了一下wsc的屏的引脚定义，但有一些疑惑的地方，不知道有没有人也在研究这个？
1234脚是调对比度的正负高压信号。5脚+2v，6到17脚应该是12位数据线（这里是不确定的地方），18脚场频，19脚gnd，20脚vcc，21和22脚应该是pclk但是频率只有正常pclk的一半，而且感觉一个是偶数的pclk一个是奇数的pclk，因为它们相位差90度。23脚是12kHz的LineClk，24脚是个未知信号。

目前无法确定6到12脚是否全部是数据线，但如果是的话，画面解码就很简单了，用21/22脚的信号去latch数据就行。有没有朋友有更详细资料的，发我研究一下？

0427凌晨================================
用断针脚法分析了一下，有点出乎意料，6到17脚根本不是D[0:11]，而是分别控制三颗列IC的。6-9脚控制右1/3屏，10-13脚控制中1/3屏，14-17脚控制左1/3屏。非常奇怪的逻辑啊。

0427晚11点==============================
21、22脚共同构成pclk信号，也就是每个点的时钟。这两个信号相位差90度，频率大约在765kHz，如果上下沿都latch数据，频率为1530kHz，如果算上另一个相位差90度的上下沿，频率再乘以2即大约是3060kHz，这样和资料上的pclk差不多对得上了。

但要说明的是，这里是三个segment driver ic一起动作，所以每个沿会有左中右三个区间分别扫描。而且每个沿latch的数据不是一个像素的，而是一个像素的某一原色（RGB其中一个）。

如果以上理解没错的话，对于改屏有意义的信号已经全部找齐。总结一下：

6-9 右1/3屏数据位[0:3]（含图标）
10-13 中1/3屏数据位[0:3]
14-17 左1/3屏的数据位[0:3]
18 场频YD（75.47Hz）
19 GND
20 Vcc
21-22 点扫描频率XCK（两个信号的上下沿均算）
23 行频LP（12kHz）

接下来该上FPGA了。

0428====================================
购入fpga开发板一个，lattice LCMXO3LF-6900C-S-EVN，才230元，便宜，自带烧录器。
接下来打算先用此板驱动一个熟悉的液晶，然后将wsc信号转换到该液晶上显示。
黑莓屏继续找资料。
        


1130====================================
从5月到现在完成了从深圳搬家回成都，买房子，找工作等大工程，再加上小孩要照看，新公司也不轻松，一直没找到成片的时间来做这个项目。利用垃圾碎片时间自学了verilog，在之前买的非主流fpga开发板上，终于第一次调通了一块屏幕，这块屏幕将用来验证技术可行性。
下一步将用fpga接收wsc的图像数据，并想办法显示到这块屏幕上。



20170512===============================
貌似时间跨度有点大, 最近用python将之前抓到的屏的波形解码, 得到了1/3正确的图像. 之所以是1/3, 是因为如前所述, wsc的液晶屏是分成3个区间刷新的, 各占1/3, 每一块需要4条数据线, 逻辑分析仪只有8通道, 抓不了这么多. 所以只拿中间那部分做实验.


在动手写verilog之前还是想验证一下自己的想法, 看看数据是否按照预想排布. 用软件看比较方便, 真正调试硬件很难做到可视化. 于是将逻辑分析仪抓到的波形导出, 用python处理波形, 模拟硬件的处理方式, 解码波形, 显示为图像. 结果是另人欣慰的.


之前录的波形是张黑白卡的波形, 目前看起来这1/3的图像显示还是非常完美的, 至少研发方向是正确的. 接下来打算用FPGA解码.

20170615===============================
写好了verilog代码，仿真成功，分成3个模块：原接口解析模块，行缓存管理模块，新屏接口模块。
用iverilog仿真，用gtkwave看波形，坚持开源软件不动摇。
但是下到FPGA后跑不起来，看了一下书估计跟时序约束和接口约束有很大关系。又是很大一块内容需要学。
继续学习 + 编写中。。。

20170622===============================
这是快要成功的节奏？


现在起码已经能初步显示东西了，只用了屏幕的一小部分，场同步似乎还有点问题。再仔细研究下时序应该可以稳定显示。
行缓冲貌似还挺稳定的，用FPGA片内的内存就能完成显示，不需外接SRAM/SDRAM，以后如果真做出来量产可以节省成本和功耗。
接下来继续研究...

20170624===============================
虽然颜色的顺序有问题，而且有一个像素的偏移，但这样稳定的效果还是说明技术路线没问题，今天很有成就感。









[ 本帖最后由 性博士 于 2017-6-24 01:07 编辑 ]

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之前在日文wiki上查到这块屏是sharp做的，下了几个sharp的cstn屏的资料，感觉和这块屏的接口差别很大。所以不敢确认的地方很多。
sharp通用屏一般是8个数据引脚，yd、xck、lp三个timing引脚，基本上就搞定显示接口了。这块屏把几个关键信号找出后剩了12根引脚，所以推测是12bit的数据接口
但是只是推测，不敢确定

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合适的液晶我倒是找到一块，尺寸还ok，分辨率稍微差一点点，问题是也没有资料。
黑莓7250的屏，240*160的分辨率，留空就可以，反正wsc有一条状态栏要显示，浪费的面积应该不大。

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状态栏在玻璃上做的是类似于段码屏的那种，但驱动那边是怎么传信号的还没弄清楚。

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引用:

原帖由 @wenzai  于 2016-4-27 21:10 发表
GBA吧最近有个贴子在搞高亮GBA的IPS屏幕
WSC高亮屏也在计划之中可以关注看看

我倾向于直接把项目搞成开源，
当然现在研究还没个眉目，开源也没用
等有了眉目直接在github上建个项目玩

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引用:

原帖由 @诗诺比  于 2016-4-27 19:26 发表
WonderSwan has a display resolution of 224x144.

Display Hardware
The WonderSwan series used 3 types of LCD display throughout its lifetime.

The original WonderSwan used a monochrome FSTN (filtered supertwisted nematic) LCD display capable of displaying 16 shades of grey.

The WonderSwan Color used a CSTN (color supertwisted nematic) LCD display capable of displaying 12bit color (4096 colors).

The SwanCrystal used a TFT (thin film transistor) LCD display also capable of displaying 12bit color. The superior viewing characteristics of the TFT technology makes it the superior system in terms of visibility.

The (basic) display timing is something like this:

    0            224 256
   
  0|              |  |
   |              |  |
   |              |  |
   |              |  |
144|   |
159|_________________|

PIXCLK = 3.072MHz

HDISP  = 224
HBLANK =  32
HTOTAL = 256
HCLK   = 12kHz (3072000 / 256)

VDISP  = 144
VBLANK =  15
VTOTAL = 159
VCLK   = ~75.47Hz (12000 / 159)

======================
copy from: http://daifukkat.su/docs/wsman/#ww_ports

这个资料早研究过了，只是实际硬件和这个资料有差别。它说的是内部，但现在搞屏是外部的逻辑了。

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从5月到现在完成了从深圳搬家回成都，买房子，找工作等大工程，再加上小孩要照看，新公司也不轻松，一直没找到成片的时间来做这个项目。利用垃圾碎片时间自学了verilog，在之前买的非主流fpga开发板上，终于第一次调通了一块屏幕，这块屏幕将用来验证技术可行性。
下一步将用fpga接收wsc的图像数据，并想办法显示到这块屏幕上。

进度更新

引用:

原帖由 dnsaw 于 2017-5-13 21:34 发表
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那会不会要用到降压模块？wsc的主板支持这么高的电压吗？

应该可以，电池盒旁边有一块空间可以放电路，也许还能塞一个micro usb口充电。

进度更新。。。

进度更新~